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CMOS邏輯電路圖文詳解-KIA MOS管

信息來源:本站 日期:2022-07-20 

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CMOS邏輯電路圖文詳解-KIA MOS管


CMOS邏輯電路實現(xiàn)

CMOS邏輯電路,分兩部分,上拉部分,下拉部分。上拉部分由PMOS管電路構(gòu)成,下拉部分由NMOS管電路組成,如下。上下拉,形成互補。


CMOS 邏輯電路


由前面的基礎(chǔ)可知,CMOS只能實現(xiàn)基本邏輯的非,比如或邏輯,與邏輯,如果不加反相器,CMOS只能實現(xiàn)或非,與非邏輯。原因就是上拉邏輯只能用PMOS實現(xiàn),下拉邏輯只能由NMOS實現(xiàn),而PMOS的導通需要輸入信號為0,NMOS導通需要輸入信號為1。


一般的設(shè)計過程

既然如此,在用CMOS實現(xiàn)邏輯電路時,一般可以照如下順序去做:

可以先將其整體先加上一個非,作相應(yīng)的邏輯轉(zhuǎn)化。

上拉邏輯中各個PMOS,與操作為并聯(lián),或操作為串聯(lián)。

下拉邏輯中各個NMOS,與操作為串聯(lián),或操作為并聯(lián)。


舉例說明

比如我們想從CMOS層去實現(xiàn)邏輯 OUT = D+A*(B+C) (減號“-”表示取反(非)操作,“+”表示或,*表示與)。


設(shè)計過程如下:

OUT = - ( -(D+A*(B+C)) )

OUT1 = -(D+A*(B+C))

OUT = -OUT1


對于OUT1 = -(D+A*(B+C)),正好是邏輯整體上帶了個非,設(shè)計(D+A*(B+C))部分之后再加上一個非即可。


故對于上拉邏輯:

1.或操作為串聯(lián),從而輸入B,C接到的PMOS之間為串聯(lián)。

CMOS 邏輯電路


2.與操作為并聯(lián),故輸入A接到的PMOS跟B,C或邏輯之間為并聯(lián)。

CMOS 邏輯電路


3.或操作為串聯(lián),故D與A*(B+C)的PMOS邏輯為串聯(lián)。

CMOS 邏輯電路


對于下拉邏輯與上拉邏輯正好相反:

4.或操作為并聯(lián),從而輸入B,C接到的NMOS之間為并聯(lián)。

CMOS 邏輯電路


5.與操作為串聯(lián),故輸入A接到的NMOS跟B,C或邏輯之間為串聯(lián)。

CMOS 邏輯電路


6.或操作為并聯(lián),故D與A*(B+C)的NMOS邏輯為并聯(lián)。

CMOS 邏輯電路


7.從而得到 OUT1 = -(D+A*(B+C)) 的CMOS實現(xiàn)如下:

過程中上下拉兩部分的邏輯式相同,組合起來后,自行補充一個非。

則實際分析電路中,一般只需單獨分析一部分就行了。

CMOS 邏輯電路


8.OUT = -OUT1,故得最終答案如下:

CMOS 邏輯電路


當然,在MOS管級別還可以做一些優(yōu)化,比如MOS管級別的邏輯優(yōu)化,MOS管柵源共用,晶體管尺寸調(diào)整,重新安排各個輸入的上下順序等等,都可以在MOS管級別使得電路的時序與面積功耗等得到優(yōu)化,但這不是我們的重點,一般對于全定制IC設(shè)計會從MOS管級開始考慮電路的實現(xiàn)。這里只是對其做一個了解。


實際設(shè)計的重點還是會注重于門級以上的電路實現(xiàn)與優(yōu)化,特別是到了Verilog描述,主要著重于數(shù)據(jù)流級,行為級描述。



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